在整个芯片开发中，芯片设计的验证阶段就像一场前线战斗，可以说是整道防线上成败的关键。在芯片进入生产之前，需要保证其设计完全符合需求规格，解决所有潜在的风险，并修正所有的缺陷。这样可以避免在流片后发现无法修正的硬件bug，降低后期的问题风险。随着芯片规模和功能的复杂度增加，验证的难度也随之上升，而如何在降低验证复杂度的同时保证其正确性和效率，正是验证的核心问题。
核心角色是DUT（Design under Test），即待测试设计，也就是我们所设计的RTL（寄存器传输级）代码。验证流程从需求收集开始，将需求划分为子系统模块，进一步细化为功能模块，然后编写RTL级别的硬件描述语言文件。验证人员便基于这些设计文件构建测试平台（Testbench），用于模拟和控制DUT的输入和环境，包括生成功能模型、输入激励、或在线数据交互等，如图1所示。可以说，整个验证流程就是确认DUT的正确性，确保芯片产品符合规格要求。
图1 验证人员构建的测试平台
(相关资料图)
面对复杂的设计代码，我们如何确保其准确性？功能验证就是这场战斗的关键过程。工程师们通常使用的验证方法包括软件仿真、硬件仿真和原型验证等。这些不同的验证方法都有各自的优点，也有各自的不足。在不同设计阶段选择不同的验证工具，提高生产效率，加速验证的收敛显得尤为重要。而所有这些都围绕着DUT进行。接下来，我们将详细探讨软件仿真、硬件仿真和原型验证这三种方法是如何围绕DUT进行工作的。
软件仿真
软件仿真是基于硬件描述语言对数字电路设计进行功能和特性的仿真和验证。它会通过在计算机环境中模拟硬件行为，验证电路设计是否符合原意。仿真过程是正确实现设计的关键环节，它以硬件描述语言（如VHDL或Verilog）编写的模型为基础，检验设计中的功能是否正确无误。一个简化的仿真验证系统如图2所示：在这个过程中，测试向量（TestVector）运行在测试平台（Testbench）上，DUT 和Testbench一起通过仿真系统(基于软件)运行，最终运行出来的结果通常会和预期结果做比较。
图2 仿真验证系统
但是随着芯片设计规模的增大，传统使用Verilog/SystemVerilog编写的测试平台不足以高效覆盖测试场景需求。例如，测试平台中的基本组件之间的通信、以及这些组件之间的建立、管理和重用性问题。因此UVM（Universal Verification Methodology）应运而生。在复杂的系统级芯片设计中，UVM提供了一个健壮的测试平台，能够处理大量的设计和验证任务。UVM的主要优势在于其重复使用性，可以使设计人员在多个项目中重复使用同一验证环境，大大提高了设计效率。此外，由于UVM是一个行业标准，因此使用UVM可以方便地与其他设计团队进行协作，并使用他们创建的UVM组件。图3是一个典型的UVM验证平台框图。
图3 典型的UVM验证平台框图
一般来说，软件仿真分为功能仿真、综合后仿真和时序仿真，分别对应于RTL设计输入后、综合完成后、布局布线完成后等步骤。功能仿真：即RTL仿真，这是仿真验证的第一步，也叫前仿真，目标是在理想的情况下，确认设计的功能是否符合预期。在这个阶段，我们通过模拟设计在特定输入下的输出来验证其行为。这就像对待测试设计（DUT）进行“预演”，在没有物理硬件的情况下就可以发现设计中的逻辑错误。综合后仿真：在综合后的仿真阶段，目标是确认综合后的电路结构是否符合设计的意图。在这个阶段，我们使用综合工具将硬件描述语言（HDL）代码转化为逻辑网表。然后，我们使用这个逻辑网表进行仿真，以确认综合后的电路行为是否和设计的意图一致。时序仿真：最后，在时序仿真或后仿真阶段，我们将考虑设计在实际硬件和工艺中可能遇到的时序问题。这包括元件的延时、布线延时、电源和热问题等。在这个阶段，我们会使用更复杂的仿真模型，比如考虑了延时信息的模型，以更准确地模拟硬件的行为。
图4 软件仿真的应用
在每个阶段，我们都通过建立测试平台（Testbench）提供对DUT的输入和环境的控制，并将DUT的输出与预期进行比较。而这三种仿真应用的共同目标，都是要确保我们的芯片设计在各个阶段都能满足预期的功能和性能。以思尔芯的PegaSim芯神驰软件仿真工具为例，其为一款高性能、多语言混合的商用数字软件仿真工具，采用了创新的架构算法，实现了高性能的仿真和约束求解器引擎，对System Verilog语言、Verilog语言、VHDL语言和UVM方法学等提供了广泛的支持，同时支持时序反标和门级后仿真，并可提供功能覆盖率、代码覆盖率分析等功能。同时创新的软件架构允许仿真器支持不同的处理器架构——x86-64、RISC-V、ARM等。虽然软件仿真技术对工程师来说非常有必要，但就现有的商业模式来说，软件仿真的仿真能力和算力都与软件许可证（software license）挂钩。供应商提供的商用软件仿真服务会以license的形式收费。但在实际使用时，工程师们难以依赖经验进行有效算力与工具需求计算的匹配。如图5所示。
图5 设计验证中的算力难题
思尔芯的PegaSim芯神驰软件仿真工具除了传统license合作模式外，还采用了创新的商业模式，提供了一个即算即用的在线仿真云平台。在对DUT进行回归测试和覆盖范围随即驱动时，可实现如图6所示。可以很好地满足企业多样化的需求，帮助企业解决license使用紧张、算力不足、license被设计工程师长期占用等问题。为工程师提供按需和无限的仿真能力，提高验证团队的工作效率。
硬件仿真
虽然软件仿真易于使用，成本效益高，并且具有复杂的调试能力，但一旦碰到大规模数字电路设计，结构越是复杂，仿真所需要的时间就越长，软件仿真的效益得到了限制。所以通过专门的设备在硬件上调试芯片设计，如硬件仿真和原型验证，是其重要的解决方案之一。硬件仿真的运行速度和调试效率比软件仿真可要高很多，因为它可以对完整的芯片设计进行自动化的加速仿真并调试，多应用于大规模SoC设计前期的RTL功能验证。硬件仿真首先将硬件设计（通常以HDL，例如Verilog或VHDL编写）编译，然后加载编译后的设计。在一些系统中，设计可能被加载到专门的硬件中（例如FPGA）。一旦设计被加载，硬件仿真就可以运行设计，并观察其行为。硬件仿真通常会提供观察和调试设计内部状态的工具。最后，工程师可以根据结果分析设计的正确性，查找并解决问题，以优化设计。硬件仿真可以提供比软件仿真更快的仿真速度，同时还能模拟出硬件在实际运行中的实际行为。这使得它们在硬件设计和验证过程中，尤其是在处理复杂和大规模硬件系统时，非常有用。硬件仿真系统主要由硬件和软件两部分构成。以思尔芯的OmniArk芯神鼎企业级硬件仿真系统为例，其中硬件部分是由众多的FPGA搭成，最多可扩展至上百颗FPGA。软件部分由编译（Compile）、运行（Runtime）、调试（Debug）组成，如图7所示。
图7 芯神鼎硬件仿真系统的软件部分
编译：编译阶段通过完全自动化软件将待测设计（DUT）映射到硬件仿真系统上，便可以进行高速仿真。编译的流程如图8所示。
图8 芯神鼎硬件仿真系统的编译流程
运行：运行时Runtime软件控制整个硬件仿真的运行过程，它可以控制硬件仿真以支持不同的用户模式，它的核心组成部分是运行数据库、运行库、软硬件接口以及用户交互接口，例如ICE（In-circuit Emulation）、TBA（Transaction-based Acceleration）以及QEMU模式等。还可支持多用户同时进行使用设备。调试：硬件仿真有着接近软件仿真的调试能力。可以通过静态探针（static probe），动态探针（dynamic probe）及内置逻辑分析仪（ILA）可以观测信号的数据，以及实现信号全可视（Full Visibility）。同时，通过ReadBack/WriteBack功能可以实现对信号进行赋值或恢复。此外，硬件仿真还会配备专门的验证核（VIP），为硬件仿真系统提供了所需的验证接口。例如芯神鼎可以支持APB、AHB、AXI4、AXI4-Stream、AXI4-Lite、UART、SPI、I2C、DDR、Ethernet、USB、PCIe、SPI Flash、NAND Flash等。基本覆盖了常用的接口协议，可以满足绝大部分验证应用需求。后续思尔芯也可以根据客户需求进行开发。芯神鼎在提供硬件加速平台的同时也提供各种功能的创新配套软件：用户设计语法自动纠错、Smart P&R技术，ABS（Auto-Block Select）技术，多样化信号采集手段等等，让用户实现MHz级仿真加速、全自动智能编译流程、强大调试能力，以及多种仿真验证模式。更拥有丰富的VIP库，适合超大规模高端通用芯片设计的系统级验证，可以满足不同验证场景需求。总之，硬件仿真通常集成了专门的电路和逻辑，以加速仿真过程。其速度通常可以达到几百kHz甚至MHz级别，软件仿真中的功能仿真通常运行速度通常在几十至几百Hz，相比之下，硬件仿真比软件仿真快几千倍至几十万倍。因此，硬件仿真在验证复杂设计时非常有用。它们能够以更高的速度执行仿真，更快地提供反馈和结果，这对于设计的验证和调试至关重要。
原型验证
在复杂的集成电路设计中，原型验证是另一项关键的“验证”技术方法。其目的是在早期阶段就通过与最终芯片接近的原型硬件来测试和验证电路设计，通过接近最终芯片的运行速度确保设计出正确的芯片。原型验证将设计映射到FPGA阵列，通过模拟芯片的功能和应用环境，来验证芯片整体功能，并提供片上软件开发环境。因为相比硬件仿真，原型验证的运行速度更接近于真实芯片，可以配合软件工程师来进行底层软件的开发。这一流片前的软硬件协同开发，是其最不可替代的地方。以下是DUT在原型验证流程中的关键步骤，包括设计分割、分割后的系统级时序分析、编程和下载、功能验证调试等步骤。设计分割：在开始阶段，我们需要将复杂的设计即DUT分割以适应FPGA的资源限制。通常，由于单个FPGA无法容纳超大规模的设计，我们需要利用特定工具将设计逻辑分割成更小的部分。每一部分被映射到一个或多个FPGA中，这需要在保持整体设计完整性的同时，尽量减少跨FPGA信号数量以减少系统间的路径延时，从而提高系统性能。一种典型的RTL级分割流程如图9所示。其中的逻辑综合是将DUT转化为FPGA可以理解的网表。对分割后的设计插入TDM也是影响分割后系统性能的关键步骤。通常分割后设计的FPGA之间存在远远超过物理连接数量的互联信号，插入TDM是通过时分复用的方式来将这些互联信号通过有限的物理资源来传输。映射和布局布线是将综合后的设计映射到FPGA的特定资源上，包括查找表、触发器、DSP模块等，然后进行布局布线。
图9 芯神瞳RTL级设计分割流程
时序分析：时序分析确保设计在FPGA上运行时满足所有的时序要求，这包括各个FPGA的时序要求以及整个系统的时序要求。由于对用户原始设计进行了分割，在做时序分析时需要考虑被分割的时序路径延时。这部分时序延时主要来源于TDM的延时和跨FPGA连线的延迟，这两种延时通常能达到几十ns。当存在不满足时序要求的路径，可能导致设计无法正常工作。这种情况下，可以通过优化时序约束、设计优化、流水线设计、分割边界调整、布局布线优化等方式改善时序性能，使得设计满足预期的时钟频率，减少路径的延迟。由于原型验证系统能够运行的频率是衡量系统性能的一个关键因素，所以如何提高系统运行频率也是经常需要考虑的一个问题。通常的做法有调整分割边界、分割结果TDM优化、使用布局布线约束、使用时序驱动的分割算法等，达到降低关键路径的延迟、提高系统性能的目的。编程和下载：将映射和布局布线后的设计编译为FPGA的比特文件；搭建各个FPGA之间的互联组网结构，然后将比特文件下载到对应的各个FPGA上。下载完成后根据需要对全局时钟、全局复位以及其他外围IP进行配置。这确保了DUT可以在原型上正确地运行。功能验证调试：这个阶段主要是测试DUT在FPGA上运行时的功能的正确性。我们可以通过实际的硬件接口或虚拟IO接口对DUT进行测试，以验证其是否符合预期。如何对分割后的设计进行调试也是原型验证中需要重点考虑的问题。通常，除了用户设计中自带的应用级调试监控工具，设计人员还需要抓取设计运行时的信号波形进行分析。对于该应用场景，思尔芯提供的MDM Pro调试解决方案，支持多颗FPGA协同调试，支持最大125MHz的高速采样频率，最大波形存储容量可达64GB，能有效解决原型验证中多颗FPGA的协同调试问题。以思尔芯的Prodigy芯神瞳原型验证解决方案为例，芯神瞳就提供了基于时序驱动的RTL级分割算法，能够实现全自动的分割编译流程。其内置的增量编译算法功能可以帮助用户完成快速迭代的版本迭代，大大提高用户开发验证效率。总之，因为原型验证内部处理和真实芯片一样都是可以做并行运算，其高效性能可以透过硬件子卡对接真实数据来发现更多隐蔽的bug。相较之下，软件仿真使用的激励源模型和真实数据是有一定差别，因此并不能将Corner Case全覆盖，此时就需要原型验证。通过原型验证，在流片前我们就可以在SoC的基本功能验证通过后，立刻开始驱动开发。甚至可以在流片前就给有需求的客户进行芯片演示，进行预售。这就大大缩短了整个验证周期，加速了产品上市时间。
总结
软件仿真、硬件仿真、原型验证这三种方法通过各自的优点和功能，共同为芯片设计提供了一种全面而高效的验证手段，有助于加速整个芯片开发周期，同时确保设计的正确性。在先进工艺的推动下，异构计算架构已逐渐成为设计芯片的主流方式。由于不同的运算单元具有各自独特的架构设计和信息处理方式，因此需要采用符合其特性的验证方法。为了缩短芯片的上市周期，各大芯片设计公司已达成共识，即在不同设计阶段选择不同的仿真验证工具，以提升验证效率，这一策略已被广泛应用于各大芯片领域。思尔芯的异构验证方法就是在这个背景下产生。它使用多种不同的验证手段，如软件仿真（芯神驰）、硬件仿真（芯神鼎）和原型验证（芯神瞳），整合多种验证方法，不断创新验证工具和验证流程，围绕着待测试设计（DUT）进行协同仿真和交叉验证，以确保设计出正确的芯片。思尔芯一系列EDA工具对DUT进行详尽全面的检查，检查其在各个层次、各个方面的功能和性能。这一系列的工作能够有效地识别和修复设计中的问题，从而大大缩短芯片的开发周期。
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